溜息日和

ろいろ

2015-07-29から1日間の記事一覧

Verilog-HDL講習会DE0編(9) 順序回路記述(4) ~複雑な状態遷移図~

はじめに サブモジュールを作って,順序回路を記述する際のQuartus II 13.0の使い方を記す. やること 3Hzのクロックに同期して4桁同時にカウントアップ 25Hzのクロックに同期して4bit毎に左右にスライド もう少し詳細に 回路を並列に動作させる 2つの状態遷…