Quartus II 13.0 使い方
ピンの自動割り振り・記述
作業フォルダを作成
Demonstrations/DE0_Topフォルダの全てを作業フォルダにコピペ
作業フォルダ内のDE0_TOP.qpfをダブルクリック
「**.v」を修正，保存
テストする言語の指定
デバイス名を右クリック「settings」「EDA TOOL Setting」「Simulation」
「Tool name」「ModelSim-Altera」を選択
「Format for output netlist」「Verilog-HDL」を選択
コンパイル
テストベンチの準備
メニューバー「Processing」「start」「Start Test Bench Template Writer」
デバイス右クリ「settings」「EDA TOOL Setting」「Simulation」
「NatlevLink setting」「Compile test bench」にチェック
「test Benches」「New」「test bench and simulation files」の「…」をクリック
作業フォルダ/simulation/modelsim内の「**.vt」open
test bench name「**」，top level module in test benchに「**_vlg_tst」
Test bench and simulation filesでadd後ok
テストベンチの実行
ModelSimが起動するボタン(RTL Simulation)をポチィ
rtl_workを展開，テストベンチ名を右栗editを選択
修正したら保存，右栗recompile，右栗simulate
